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4位二进制加法计数器设计
实验要求
用原理图输入设计法或Verilog HDL文本输入设计法设计4位二进制加法计数器电路，建立4位二进制加法计数器的实验模式。通过电路仿真和硬件验证，进一步了解4位二进制加法计数器的功能和特性。
设计原理
4位二进制加法计数器的元件符号如图所示，CLK是时钟输入端，上升沿有效；CLRN是复位输入端，低电平有效；Q[3..0]是计数器的状态输出端；COUT是进位输出端。
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用一片如图A1-4所示的4位二进制加法计数器74161和必要的逻辑门电路设计一个可控计数器，要求当控制信号M=1时，实现七进制计数器；而当控制信号M=0时，实现十三进制计数器。画出所设计的可控计数器的逻辑电路。
中规模集成同步4位二进制加法计数器74LS161的功能表如下表所示，要求：
| CP | bar{CR}bar{LD} | CTPCTT | D0D1D2D3 | Q0n+1Q1n+1Q2n+1Q3n+1 |
| × | 0 × | × × | × × × × | 0 0 0 0 |
| ↑ | 1 0 | × × | d0d1d2d3 | d0d1d2d3 |
| × | 1 1 | 0 × | × × × × | 保 持 |
| × | 1 1 | × 0 | × × × × | 保 持 |
| ↑ | 1 1 | 1 1 | × × × × | 4位二进制加法计数器 进位输出：CO=CTTQ3Q2Q1Q0 |
用D/A转换芯片DAC0832和4位二进制计数器芯片74LS161，设计一个阶梯脉冲发生器。要求有15个阶梯，每个阶梯高0.5V，如图T11.2-1所示。请选择参考电源VREF，并画出电路连线图。
用PAL16R6设计一个4位二进制计数器，要求：
(1)具有并行置数功能。并行数据输入为P0，P1，P2，P3，控制信号为
(2)具有加/减计数功能。控制信号为
(3)具有并行输出Q0，Q1，Q2，Q3。
(4)具有进位输出C和借位输出B。
由16×4位ROM和4位二进制加法计数器74LS161组成的脉冲分配电路如图7-13所示，ROM输入和输出关系如表7-4所示。试画出在CLK信号作用下D3、D2、D1、D0的波形。
表7-4 R0M输入和输出关系 | |||||||
| 地址输入 | 数据输出 | ||||||
| A3 | A2 | A1 | A0 | D3 | D2 | D1 | D0 |
| 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 | 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 | 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 | 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 | 1 0 0 0 0 1 1 1 1 1 0 0 0 0 0 0 | 1 0 0 1 1 0 0 0 1 1 0 0 0 1 1 0 | 1 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 | 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 |
用集成电路芯片74LS161设计一个计数器，自动完成3位二进制加/减循环计数，状态转换图如图T9.4-1(a)所示，要求只能用三个2输入异或门和一个3输入与非门实现，如图T9.4-1(b)所示。
提示：将74LS161的输出作为输入变量，3位二进制加/减循环计数器的状态作为输出变量，列出状态转换真值表，其中状态1000不用，并用端作为加/减转换控制。
